第二階段練習

module top;
reg a,b,c,d;
wire a1,b1,c1,d1,f1,f2,f3,f4,f5,F;

nand q1(a1,a,a);
nand q2(b1,b,b);
nand q3(c1,c,c);
nand q4(d1,d,d);

nand q5(f1,a1,c1);
nand q6(f2,a1,b,d);
nand q7(f3,a,c,d1);
nand q8(f4,a,b1,c);

nand q9(f5,f1,f2,f3,f4);
nand q10(F,f5,f5,f5,f5);

initial
begin
a=0;b=0;c=0;d=0;
#1000 $finish;
end
always
#200 a=~a;
always
#100 b=~b;
always
#50 c=~c;
always
#25 d=~d;
endmodule



module top;
reg a,b,c,d;
wire a1,b1,c1,d1,f1,f2,f3,f4,f5,F;

nand #3 q1(a1,a,a);
nand #3 q2(b1,b,b);
nand #3 q3(c1,c,c);
nand #3 q4(d1,d,d);

nand #3 q5(f1,a1,c1);
//nand #3 q6(f2,a1,b,c,d);//去除Hazard
nand #3 q6(f2,a1,b,d);
nand #3 q7(f3,a,c,d1);
nand #3 q8(f4,a,b1,c);

nand #3 q9(f5,f1,f2,f3,f4);
nand #3 q10(F,f5,f5,f5,f5);

initial
begin
a=0;b=1;c=0;d=1;
#1000 $finish;
end
always
#50 c=~c;
endmodule

終於發現Hazard

發現有個地方有0-Hazard發生，下圖為(0000)→(0100)時發生的Hazard

多一個邏輯閘將Hazard去除

第一階段

針對某4 inputs, 1 outpout 電路, 進行真值表, K-Map, 化簡

F=(B'+C+D')(A'+C+D')(A+B+C')(A+C'+D)(B+C'+D)(A+B+D)(A'+B'+C+D')

F=(B'+C+D')(A'+C+D')(A+B+C')(A+C'+D)(B+C'+D)(A+B+D)(A'+B'+D')

2006.10.31work2

Hazard 在這邊看不到
有Dynamic Hazard 發生

2006.10.18work1

這次的設計並沒產生hazard
方波的顯示和輸出一樣

原來是這樣

剛剛用了一下verilog原來不可以寫程式
因為他是簡單版的@@

作業一

今天玩到這個軟體了，都是英文...
可能會去找中文版的吧