作業一

今天玩到這個軟體了，都是英文...
可能會去找中文版的吧

今天的課外活動!!

VHDL 與 Verilog 最大的差別在哪裡?

VHDL和Verilog都是硬體描述語言，並不是軟體，而差別是採用結構（structural）或行為(behavioral）對於硬體的描述的不同。VHDL的架構嚴謹，而VERILOG的架構卻十分的自由。在VHDL設定的元件必須在前面ENTITY宣告，而VERILOG採取MOD的編寫方式，就因如此就使VERILOG在編寫程式上多了許多自由性。

一些參考教學http://www.sutherland-hdl.com/on-line_ref_guide/vlog_ref_top.html

http://edda.csie.dyu.edu.tw/course/verilog/ver942/ver942.htm

來灌灌水ㄅ...把我淹沒

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